隨著摩爾定律發展趨緩，同時5G智能手機、高性能計算、大數據、5G和人工智能等新興領域的蓬勃發展，先進封裝特別是3D封裝成為了重要的技術手段，發展非常迅速。

　　如今，通過硅通孔（TSV）和微凸點技術的2.5D/3D封裝，可以完成多芯片的高密度堆疊，為后摩爾時代集成電路發展提供了有力支撐。高帶寬存儲器（HBM）已經量產，2016年形成了標準；以AMD、INTEL、Xilinx為代表的企業面向CPU/GPU/FPGA應用的2.5D/3D芯片堆疊產品不斷問世，推動了芯粒（Chiplet）技術發展。3D扇出型封裝也可以實現高密度三維互連，而且成本比3.5D TSV更加經濟，在一些多芯片高密度互連應用方面實現了量產。當前，隨著前道制造企業進入先進封裝領域以及3D封裝技術的推廣，未來將會給整個先進封裝行業帶來非常顯著的技術升級和高速增長。

　　通過梳理3D封裝的技術路徑，我們發現3D封裝的技術路徑主要有5種。第一，引線鍵合多層芯片堆疊。第二，封裝堆疊（PoP）技術，該技術是將手機處理芯片和存儲芯片進行三維堆疊。第三，3D扇出型封裝，該技術可以實現高密度三維互連。第四，硅通孔（TSV）和微凸點技術芯片堆疊，也就是所謂的2.5D/3D封裝，可以完成多芯片的高密度堆疊，為后摩爾時代集成電路發展提供了有力支撐。當前，高帶寬存儲器（HBM）已經量產；以AMD、INTEL為代表的企業面向CPU/GPU應用；以Xilinx為代表的企業面向FPGA的2.5D/3D芯片堆疊產品不斷問世，推動了芯粒（Chiplet）技術發展。2022年，國際上幾家大公司成立了chiplet聯盟，以期推出相關的標準的制定；第五，基于TSV和無凸點堆疊技術。以臺積電為代表的企業正在開展基于TSV和無凸點堆疊技術，將互連節距推向1微米以下，為超高密度芯片堆疊做準備，以滿足處理器芯片的功能需要。

　　目前，3D封裝技術也面臨著很多技術的難點和卡點。其一，在超高密度硅通孔技術深寬比大于15∶1的制備技術中，TSV硅通孔的孔徑在不斷縮小的過程中，TSV孔內絕緣層、粘附層和阻擋層需要進一步降低成本的方案。其二，三維扇出技術的可靠性問題需要解決。例如，線寬如何進一步微縮到1微米，芯片偏移和重組后晶圓翹曲管控等難題亟待解決。其三，在超高密度芯片堆疊技術中，節距小于1微米的超高精度C2W無凸點鍵合技術和裝備需要進一步完善。其四，高密度重布線（RDL）技術面臨著亞微米L/S和大于五層布線的需求，從材料到設備工藝都需要進一步研發升級。其五，三維芯片堆疊的散熱方式、材料和工藝需要根據芯片功耗進行優化。其六，3D封裝電性、微區失效分析日趨復雜，需要在測試方面作進一步優化。

　　對于未來市場前景和發展趨勢，當前，隨著摩爾定律發展趨緩，在晶圓先進制造方面的投入越來越大，使得產業界更關注3D封裝技術。預計3D封裝技術將成為電子產品小型化、系統集成化、低功耗和高帶寬的重要手段，市場前景非常廣闊。

　　目前先進封裝的整體市場規模超過350億美元，芯粒市場規模預計在60億美元左右，都處于高速增長階段。根據高性能計算和存儲器領域的產業發展趨勢預測，3D封裝將向著更高I/O密度的方向發展，其中混合鍵合技術最為關鍵，可獲得更高的響應速度、帶寬密度和能源效率。

　　在3D封裝領域，臺積電（TSMC）作為明星龍頭企業，硅通孔和扇出高端先進封裝技術都取得了較大的技術領先優勢，同時憑借技術優勢也獲得高端封裝的絕對市場占有率。在國內，隨著技術的積累和資本的助力，目前已經涌現出一批具有成長性的企業。

　　(作者系廈門大學微電子與集成電路系主任)

（責任編輯：殷俊紅）